3D積層半導体センサー研究会@エポカル

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昨日の午後は作業の疲れを癒すため、気分転換にエポカルで行われていた3D積層半導体検出器の研究会に顔を出していた。
3D積層半導体というのは、プロセスルール縮小による実装の高密度化が頭打ちになってきているので、集積回路を積み重ねて作るという技術で、大手半導体メイカーで最近使われ始めている。
我々の業界の場合は Vertex 検出器を作るのに occupancy の問題でpixelにする場合、読み出しをセンサーの裏に出して、そこに読み出し回路を張り付けるとか、そういうことを想定している。
テクノロジーとしては重ねておいて穴を開け線を作る貫通ビア(TSV)というやつとか、片側にマイクロバンブという金属の突起を作っておいて重ねて融かし接合するバンプホンディングというのがあり、接合単位による区別でウエファーの段階で張り合わせるwafer on wafer。ウエファーにチップを貼るChip on Wafer、チップ同士を貼る Chip to Chipがあって、組み合わせはいろいろ。
講演は産総研とかNEDOとかと共同開発している小さい企業、大学の人が主でそれぞれの人が、TSVでつなげる研究とか様々な種類のバンプを使っての接合を研究しているようで、あまり聞くことの出来ない話なので勉強になった。
一つだけ大企業の講演があり、ソニーの積層型撮像素子を聞く事が出来た。ソニーでは何年か前から積層型のセンサーを量産していて、携帯電話向けは Wafer on Wafer で、より大型の撮像素子は Chip on Wafer でそれぞれ作っているとのこと。特に Wafer on Wafer では銅と銅のコンタクトを重ねることで接合しているそうだ。
結局、零細な研究所レベルではとても苦労するが、SONYくらいの気合で開発すれば何千万チップもラインに乗せて作れるという身も蓋もない現実があるというのがわかった。
確かに零細な研究所や企業が苦労して作り上げたSilicon PM(MPPC)もPanasonicくらいの気合があれば簡単に作れてしまうという現実も見てしまっているので、半導体技術というのはそういうものなのだという事だろう。
じゃあ、そのくらいの気合がある半導体メイカーに我々の光センサーとかシリコントラッカーを作ってもらうのはどのくらい荒唐無稽な事なんだろう? 例えばILC Calorimeter用のSiPMは数千万個あるし、LHC Run2用の Pixel検出器は数100平方メートルという面積、予算にして数十から数百億なので、工場の1ラインくらいを使う価値は無いんだろうか?

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light higgs

Author:light higgs
KEK(高エネルギー加速器研究機構)@つくば市でBelle2という実験をやっている。
自称『日本最低の物理屋』。
『円眞堂』(えんしんどう、本当は圓眞堂)は父の屋号です。写真のぬいぐるみについてはこのエントリ参照のこと

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